2007智多微电子集成设计考题

digital的题

1，asIC流程
2，两级寄存器的design，中间有加一些组合逻辑延时，还有输入输出延时什么的，要求画时序和求最大时钟。
3,一段verilog代码，要求找出错误和修改。
4,一个序列检测状态机（夏语闻那本书上的例子），给你画出了状态转换图，比书上的少了后面几个状态，要求写代码，并且说出这样设计存在什么问题。
5，4-MUX，要求用if-else 和case分别描述，并说明优劣。